Laporan Akhir 2




1. Jurnal [Kembali]

Gambar 1. Jurnal Percobaan 2

2. Alat dan Bahan [Kembali]

    1. Module D'Lorenzo
Gambar 2. Module D'Lorenzo

        2. Jumper
Gambar 3. Jumper
         A) R-S Flip-Flop
              R-S Flip-flop merupakan dasar dari semua flip-flop yang memiliki 2 gerbang inputan atau masukan yaitu R dan S. 
 



Gambar 4. R-S Flip-Flop

        B) J-K Flip-Flop
             Kelebihan J-K Flip-flop adalah tidak adanya kondisi terlarang atau yanng berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya.
  
Gambar 5. J-K Flip-Flop

        C) D Flip-Flop
             D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop R-S. Perbedaan dengan R-S flip-flop terletak pada inputan R, dan D Flip-flop inputan R terlebih dahulu diberi gerbang NOT.
 
Gambar 6. D Flip-Flop

        D) T Flip-Flop
             T Flip-flop merupakan rangkaian flip-flop yang telah di buat dengan menggunakan J-K Flip-flop yang kedua inputannya dihubungkan menjadi satu maka akan diperoleh flip-flop yang memiliki watak membalik output sebelumnya jika inputannya tinggi dan outputnya akan tetap jika inputannya rendah.
 

 Gambar 7. T Flip-Flop        

        4. Laptop dan Proteus

3. Rangkaian Simulasi [Kembali]

Gambar 8. Rangkaian Percobaan 2 kondisi 8

 4. Prinsip Kerja Rangkaian [Kembali]

    Pada percobaan 2 ini kita menggunakan T flip flop, dimana prinsip dasar dari T flip flop adalah ketika input T nya aktif dan dipengaruhi oleh clock maka outputnya akan berubah dan jika T tidak aktif walaupun dipengaruhi oleh clock makan outputnya tidak akan berubah.

5. Video Rangkaian [Kembali]


Video 1. Percobaan dengan Proteus


6. Analisa [Kembali]

    1. Analisa apa yang terjadi saat B2 dan Input J dan K dihubungkan  ke Clock ,Gambarkan                           Timing Diagramnya!
        Jawab:
       Sesuai dengan prinsip, JK pada T flip flop adalah satu inputan, oleh karena itu jika B2 dan J-K di hubung ke clock maka inputnya akan selalu sama. Berdasarkan prinsip dari T flip flop, yaitu jika T berlogika  0 maka clock akan 0 juga,  yang mana output dari T flip flop tidak akan pernah berubah-ubah. 

Gambar 9. Timing Diagram


7. Link Download [Kembali]