Laporan Akhir 1




1. Jurnal [Kembali]
Gambar 1. Jurnal Percobaan 1

2. Alat dan Bahan [Kembali]
1. Module D'Lorenzo
Gambar 2. Module D'Lorenzo

    2. Jumper
Gambar 3. Jumper
    3. Flip-flop

    A) R-S Flip-Flop
         R-S Flip-flop merupakan dasar dari semua flip-flop yang memiliki 2 gerbang inputan atau masukan yaitu R dan S. 
 



Gambar 4. R-S Flip-Flop

    B) J-K Flip-Flop
         Kelebihan J-K Flip-flop adalah tidak adanya kondisi terlarang atau yanng berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya.
  
Gambar 5. J-K Flip-Flop

    C) D Flip-Flop
         D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop R-S. Perbedaan dengan R-S flip-flop terletak pada inputan R, dan D Flip-flop inputan R terlebih dahulu diberi gerbang NOT.
 
Gambar 6. D Flip-Flop

    D) T Flip-Flop
       T Flip-flop merupakan rangkaian flip-flop yang telah di buat dengan menggunakan J-K Flip-flop yang kedua inputannya dihubungkan menjadi satu maka akan diperoleh flip-flop yang memiliki watak membalik output sebelumnya jika inputannya tinggi dan outputnya akan tetap jika inputannya rendah.
 

 Gambar 7. T Flip-Flop

    4. Laptop dan Proteus

3. Rangkaian Simulasi [Kembali]
Gambar 8. Rangkaian Percobaan 1 kondisi 8


 4. Prinsip Kerja Rangkaian [Kembali]

    Pada percobaan 1 ini, kita menggunakan dua flip-flop yaitu J-K flip-flop pada bagian sebelah kanan dan D flip-flop pada bagian sebelah kiri. J-K flip-flop kita menggunakan input J dan K yang mana J berarti Jack dan K berarti Kilby, jadi inputan J = S dan K = R. Lalu pada percobaan ini kita menggunakan dua gerbang AND 2-input, dua gerbang NAND 3-input dengan input ketiga terhubung ke output Q dan Q'. Saat rangkaian dalam keadaan set, maka input J akan berlogika 1 dan input K berlogika 0. Begitu juga sebaliknnya, jika rangkaian dalam keadaan reset, maka input J berlogika 0 dan K berlogika 1. Output Q dan Q' selalu berbeda karena flip-flop J-K tidak memiliki kondisi terlarang, yaitu kondisi saat output bernilai sama, misalnya sama-sama berlogika 1 atau 0.

    Pada percobaan bagian sebelah kiri, terdapat D flip flop yang memiliki prinsip dasar  active low, dimana clock akan aktif saat berlogika 0 atau terhubung ke ground. Input D dari flip-flop D tidak akan berpengaruh terhadap output Q yang mana disebut kondisi don't care.

5. Video Rangkaian [Kembali]



6. Analisa [Kembali]
    1. Analisa yang terjadi saat Input B3 dan B2 di hubungkan ke Clock dan K berlogika 1 serta gambarkan Timing Diagramnya!
        Jawab:
        Pada saat input B2 dan B3 dihubungkan ke clock maka input J akan bekerja layaknya clock dan input cl begitu juga. Saat  cl berlogika 1 maka maka J dan K juga akan berlogika 1. Jadi jika keadaannya seperti yang dijelaskan sebelumnya maka output akan berkondisi toggle yaitu berkebalikan dengan kondisi sebelumnya.   

Gambar 9. Timing Diagram

    2. Analisa Apa yang terjadi Saat B5 dan B6 di hubungkan ke Clock dan Gambarkan Timing                         Diagramnya!
        Jawab:
        Pada saat inputan B5 dan B6 di hubungkan ke clock maka output dari D flip-flop akan sama seperti inputan D. Output berupa Q dan Q' yang selalu bergantian aktif, sama seperti dengan dasar teori dari D flip-flop-lop yang mana akan menghasilkan output yang sama antara inputan D dan output Q

Gambar 10. Timing Diagram

7. Link Download [Kembali]
    Link HTML