Laporan Akhir Percobaan 3a dan 3b




1. Jurnal [Kembali]
Gambar 1. Percobaan 3a

Gambar 2. Percobaan 3b

2. Alat dan Bahan [Kembali]

    A. Alat dan Bahan (Modul D'Lorenzo)
        1. Module D'Lorenzo
Gambar 3. Module D'Lorenzo

          2. Jumper
Gambar 4. Jumper

        B. Alat dan Bahan (Proteus)

                 1.  IC 74LS90

Gambar 5. IC 74LS90
              
            2. IC 7493
            
Gambar 6. IC 7493

          3. Power DC

Gambar 7. Power


            4. Switch (SW-SPDT)
Gambar 8. Switch

            5.  Logicprobe atau LED
Gambar 9. Logic Probe

3. Rangkaian Simulasi [Kembali]

Gambar 10. Rangkaian Percobaan 3a

Gambar 11. Rangkaian Percobaan 3b

4. Prinsip Kerja Rangkaian [Kembali]

    Pada percobaan ini, kita menggunakan rangkaian sinnkronus, lalu pada percobaan 3a terdapat Flip-flop dalam rangkaian synchronous binary counter dihubungkan secara kaskade, yang berarti output satu flip-flop terhubung ke input flip-flop berikutnya. Biasanya, output terakhir dari satu flip-flop digunakan sebagai input clock untuk flip-flop berikutnya. Ini memastikan bahwa setiap flip-flop menerima sinyal clock yang terkoordinasi. Pada percobaan 3b masih sama dengan percobaan 3a, yang menjadi pembedanya adalah rangkaian 3b terdapat gerbang OR yang terhubung dengan clock pada switch BI dan B2. Sehingga rangkaian dapat mengcounter sesuai input, rangkaian akan mengcounter apabila PL atau parallel load tidak aktif, maka output yang dihasilkan akan sama seperti percobaan sebelumnya.

5. Video Rangkaian [Kembali]

Video 1. Percobaan 3



 6. Analisa [Kembali]

    1. Jelaskan perbedaan rangkaian percobaan 3a dan 3b!
        Jawab:

        Pada percobaan 3a kita tidak menggunakan gerbang logika dan clock sumber untuk input pada DN (down) dan UP sedangkan pada percobaan 3b kita menggunakan gerbang logika yang dihubungkan pada input DN dan UP. Hal itu tentu saja akan mempengaruhi output kedua rangkaian.

    2. Mengapa pada saat PL aktif tidak dapat count secara otomatis? 
        Jawab:

      Karena PL berfungsi memuat nilai secara paralel, saat PL aktif, PL akan menyimpan nilai sehingga tidak dapat melakukan counter , sebaliknya apabila PL aktif maka akan menyimpan hasil counter tanpa memperdulikan clocknya.

    3. Mengapa pada saat PL mati input B1-B4 menjadi don't care?
        Jawab:

      Karena saat PL dalam keadaan mati, maka input B1-B4 tidak akan berpengaruh. Jika kita merujuk pada datasheetnya, saat PL aktif maka semua inputnya akan terlihat pada outputnya yang terhubung dengan B1-B4, sebaliknya jika PL mati maka rangkaian akan bersifat MR, dimana akan mereset semua input dan output akan  berlogika 0. 

7. Link Download [Kembali]
    
    Link HTML